基本要求:
- 基于 FPGA/SoC 来实现数字基带调制解调器(最好整个 WLAN 部分)的资深背景;
- 通信系统及物理层 RTL 设计的相关知识以及 5 年工作经验;
- 资深 RTL 设计技巧(verilog), 实现和验证 Modem 算法(FFT, LDPC, Viterbi and so on.);
- 基于 FPGA/ASIC 实现 PHY 层 RTL 设计的丰富经验, 优化空域和时域设计;
- 基于 Xillinx FPGA 实现大规模以及高速集成电路的设计能力;
- 了解复杂通信系统在实际应用中可能发生的一些系统级的问题;
- 良好团队合作。
更多要求:
- 熟练操作实验室设备;
建立 analog/RF 模型以及模拟/数字混合电路的仿真; - 和 PHY 层算法团队的紧密配合;
- 深入了解 802.11ac/ax WLAN 系统;
- 实现 LDPC 编码器/解码器功能, 以及/或者复杂矩阵的分解算法;
- 英语听说读写流利者优先。
职位描叙:
- WLAN PHY 层的 RTL 设计以及验证;
- 分析 C/C++仿真流程, 建立逻辑实现架构;
- 时域/空域主要模块的优化;
- RTL 代码优化, 移植到 FPGA 和 ASIC;
- 基带相关的时钟树的设计和实现。